Раздел: Документация

0 ... 16 17 18 19 20 21 22 ... 36

также будет 2048, но не все временные интервалы могут быть использованы или могут применяться специализированные интерфейсы.

Детальная конфигурация цифровой секции, использующей технологию HDSL, в соответствии с стандартом ETSI ETR-152 «Система передачи по металлическим линиям - высокоскоростная цифровая абонентская ЛИНИЯ (HD$L)» показана на рис. 2.14.

ACCESS DIGITAL SECTION

секция цифрового доступа

4

HDSL CORE ЯДРО HDSL.

transparent to core frame pay Toad

Application прозрачно для передачи КАДРА ядраApplication

InterfaceInterface

интерфейс clock 6 Synchronization informationинтерфейс

Ш

контрольная точнзь

1Щусе сак пиле

Digital Local Lines (DLLs)

МДОмпяАйа?

(«итрвлыя» тема)

1

Customer sideNetwork side

сторона пользователяСторона сети

BidirectionalШШ£Р\ rtional slock шкп щ smarts

transmissionНИп #/«циоидльнмй блок Шш ьл технической

Двусторонняя передача эксплуатации

Рисунок 2,14- Конфигурация цифровой секции HDSL

Кадр ядра HDSL формируется в блоке Mapping, а цикл HDSL в блоке общих цепей Common circuitri. Кроме того обеспечивается контроль канала, выравнивание задержек сигнала в отдельных парах и правильная последовательность сигналов, поступающих от отдельных пар. Для правильной идентификации каждая кабельная пара маркируется с помощью двух или трех бит Z. Если произошел непреднамеренный обмен пар, он обнаруживается NTU и обеспечивается переориентация пар с помощью этих бит.

Обеспечиваются также функции электропитания, цифрового выравнивания (стаффинга), синхронизации и технической эксплуатации для обнаружения и локализации неисправностей и контроля запуска HDSL.

При использовании кодирования 2BIQ цифровое выравнивание пользовательских данных для синхронизации с тактовым генератором приемопередающей системы осуществляется путем добавления двух кватов (четверичных символов) стаффинга для каждого кадра. Вставка кват стаффинга, если она необходима, должна быть идентичной для всех пар.

И на приемной и на передающей стороне используется процедура скремблирования, при которой поток данных, исключая синхрослово и биты стаффинга, перед кодированием скремблируется с помощью полинома

---

23-го порядка. Для направления от NTU к LTIU полином имеет вид X"23 © Х~ 18 Ф 1, где символ Ф обозначает сложение по модулю 2. Для направления or LTU к NTU используется полином вида Х"} Ф X"5 Ф 1. На приеме двоичный поток восстанавливается за счет использования тех же полиномов при деск-ремблировании. Скремблер работает на полной битовой скорости и отключается на время передачи синхрослова и бит стаффинга цикла HDSL,

Процедура формирования циклов (кадров) в системе HDSL показана на рис. 2.15. С помощью операции преобразования в блоке Mapping пользовательский цикл (цикл приложения) помещается в 144-байтный кадр ядра длительностью 500 мкс. Сформированный кадр ядра передается в блок общей цепи Common Circuitry, где вводятся служебные биты синхронизации и управления и формируется цикл HDSL, который затем поступает в приемопередатчик. Цикл HDSL в двух или трех парной системе разделяется на байты и преобразуется в параллельные секции, передаваемые по каждой паре приемо-передающей системы,

HDSL ОЖ

ЯДРО HDSL

*pel! cat for* interface

интерфейсClock & Synchronization information

Рисунок 2.15 Процеоура формирования кадров в системе HDSL

Таким образом, цикл HDSL это непрерывный поток бит скоростью 2304 кбит/с, разделенный на два или три параллельных битовых потока каждый из которых передается по своей кабельной паре. При этом обеспечивается линейная скорость:

392 кбод ±32* 10"* для трехпарной системы;

-584 кбод ±32* 104 для двухпарной системы;

-1160 кбод ±32* 10"6 для однопарной системы.

Возможные варианты преобразования пользовательского потока данных при формировании кадра ядра, зависящие от вариантов применения системы HDSL, приводят к разному распределению байтов в кадре.

---

Эти варианты показаны на рис. 2.16. Если система HDSL применяется для обеспечения доступа к ЦСИО пользовательские данные, поступающие со скоростью 2048 кбит/с, должны быть преобразованы в кадр ядра длиной 144 байта продолжительностью 500 мкс. Данные в пользовательских интерфейсах Уи ТЗ содержат 128 байт передаваемых также за 500 мкс, поэтому часть байт остается свободными. Байты оставшиеся неиспользованными заполняются 16-ю байтами стаффинга, называемыми в кадре ядра Y и R байтами и содержащими двоичные единицы, рис 7.16,6. При этом первый бит нулевого временного интервала может оказаться в любом месте кадра ядра, за исключением мест занятых Y и R байтами. Потеря выравнивания кадра в пользовательских интерфейсах V и ТЗ не приводит к ресинхронизации трансиверов, поскольку кадр ядра передается через приемопередающую систему абсолютно прозрачно.

байты 3-35

Байты 38-71 Байты 73-10?

32 Байта

Байты 109-143

а байт а кадр* адрадгш * доступа * ЦСИО

л 1 - I

Рисунок 2.16 Структура тора ядра

Если используется процедура преобразования соответствующая рисунку 7.16,в в которой кадр ядра синхронизирован с пользовательским циклом включающим первый байт нулевого канала TS0 полезной нагрузки, то существует возможность прозрачной передачи частично заполненного пользовательского цикла или частичной работы системы в случае неудачной передачи по одной или более парам.

Внешний интерфейс данных (например, ISO2110) и функции предварительной обработки могут в этом случае принимать данные с общей скоростью (п*64) кбит/с и преобразовывать их в цикл пользовательского интерфейса скоростью 2048 кбит/с. При этой процедуре преобразования возможна частичная работа не полностью инсталлированной трехпарной системы.

Структура цикла HDSL для трехпарной системы при использовании

0 ... 16 17 18 19 20 21 22 ... 36