Раздел: Документация
0 ... 53 54 55 56 57 58 59 ... 119 74100 - два 4-разрядных регистра памяти, выполненных на D-Z-триггерах, описываемые функцией переходов (5.6) при г = 0,1,2,3; 74116 - два 4-разрядных регистра памяти, выполненных на £)-.£-А-триггерах с приоритетом входа R и входом загрузки L = L\L2, описываемые функцией переходов Qt = (DrL V QrL)R, г = 0,1,2,3.(5.7) Деление ИС по функциональному назначению на триггеры и регистры памяти достаточно условно, так как любой триггер, в принципе, можно назвать одноразрядным регистром памяти. У триггеров 561ТМЗ по усмотрению пользователя возможно устанавливать значение активного уровня сигнала загрузки, так как L = LT®T2 = Ij ф L2 = Lx ®L2 - > Ll при 12 = ° L\ при L2 = 1. На рис. 5.77 показаны 8-разрядные регистры памяти с Z-состоянием выходов, описываемые функциями (5.6) и (5.4) при г = 0,1,..., 7. Эти регистры памяти имеют мощные выходы (>), поэтому находят широкое применение в микропроцессорных устройствах в качестве фиксаторов разрядов адресной шины и драйверов шины данных (при L = 1 и ОЕ - 1 выходы DOT = Dr - режим прямой передачи значений входных сигналов Dr на выходы DOr). На рис. 5.78 приведены пары 4-разрядных регистров памяти, выполненных на D-L-R- и D-L-5-триггерах с приоритетом входов R и 5 и описываемых функциями переходов (5.7) или Q+ = 5 V £>rLV QrL, г = 0,1,2,3 и функцией выхода (5.4). На рис. 5.79 показаны ИС: 74F841, 74Л1529841, 7441529842, 74ЛС11841, 74АС11842 -10-разрядные регистры памяти с Z-состоянием выходов, описываемые функциями (5.6) и (5.4) при г = 0,1,..., 9; 74F843, 74А1529843, 74AL529844, 74ЛС11843, 74ЛС11844 -9-разрядные регистры памяти с Z-состоянием выходов, выполненные на £)-Г-Д-5-триггерах и описываемые функцией переходов Qt = 5 V (DrL V QrL)R,(5.8) и функцией выхода (5.4) при г = 0,1,..., 8; 74F845, 74Л£529845, 74Д£529846, 74ЛС11845, 74ЛС11846 -8-разрядные регистры памяти с Z-состоянием выходов, выполненные на £)-£-Л-5-триггерах и описываемые функциями (5.8) и (5.4) при ОЕ = ОЕхОЕ2ОЕ3 и г = 0,1,..., 7.
S531 J5 7 б 8 Э J7 I2 18 13 21 16 22 II,9 533ИР22
3 2~ 3 6~8 913 1614 1917 201 а 23 -11 ю - G#D,20 - Vcc ю 4LS563BdLSSSOB, HC4301 S533.S535 1533ИРЗЗ,HC4302
G/VD.24 -ЯП 1373
• G/VD.20 • 580ИР82
to - GMD,го -580ИР83 ю - GMD,20 ЛГ11533 - 55 -t
3-8 -5#D, 18, 19 - l/cc Рис. 5.77 10 - GMD,20 - V„ 10 - GMD.20 - V„ 1533ИР34 26 23 24 23 20 19
ALS880A 12 - GMD,24 АП1873- 0E 0E RS RG 12 - GMD,24 *Ю145085 10 2 16 J 20 22 •OE ПГ 0 1 2 3 0E RG RG 12 - G#0,24 6-e - G#D:2t,22 - V /ILS29841
/ILS29842 12 - GHD, 24 ДСП 841
5 - ЛГИ 842 8-8 - GHD 21,22 - Vcc /1LS29843
5 - /U.S29844 12 - GHD, 24 - VCc ЛП1843
5 - ЯП 1844 6-э - G/VD /1LS 29845
5 - 4Z.S29846 12 - GHD, 24 - ДЛ1845
В - АЛ 1846 6-э - 6*0;21,22 - Vcc Рис. 5.79 Регистры памяти с четными номерами имеют инверсные входы D, что эквивалентно инверсным выходам £Ю"при прямых входах D." Для контроля записанных в регистр памяти данных они дополняются буферами обратного чтения с Z-состоянием выхода. На рис. 5.80 приведены, "прозрачные" регистры памяти с обратным чтением (Transparent Read-Back Latches): 74AL5666, 74ALS667 - 8-разрядные регистры памяти с Z-состоянием выходов, выполненные на £)-Х-Л-5-триггерах и описываемые функциями (5.8) и (5.4) при ОЕ = ОЕ1ОЕ2 и г = 0,1,...,7; 74ALS990, 74Л£5991 - 8-разрядные регистры памяти, выполненные на £)-/у-триггерах и описываемые функциями (5.6) при г = 0,1,..., 7; 74AL5992, 74ALS993- 9-разрядные-рёгистры памяти с Z-состоянием выходов, выполненные на £)-£-Д-триггерах и описываемые функциями (5~!7) и (5.4) при г = 0,1,..., 8; 74ALS994, 74ALS995 - 10-разрядные регистры памяти, выполненные на £)-/у-триггерах и описываемые функциями (5.6) при г = 0,1,..., 9. 4LS666 ALS930
/1LS667 12 - GHD,2* - 55
/5L5991 - 5 - GHD,20 - Vcc 16 5, is e 14 7 13 8 12 9 10 4LS992 4LS994 0E RD RG 23 2 22 3 21 4 20 5 196 187 178 16 Э 1510 11 -л
/1LS993 -- 6#D,24 55 4Z.S995 - 5 12 - GHD,2* - V Рис. 5.80 Обратное чтение записанных данных производится сигналом RD (Read- чтение). Структурная схема И С 74ALS990 показа- на на рис. 5.81,а, из которого видно, что при значении RD = О сигнал Dr = Qr. Если даже при этом сигнал загрузки L - 1, то состояние регистра памяти все-таки не изменяется. Таким образом, выводы ИС Dr служат как для записи данных в регистр памяти, так и для его чтения, т. е. эти выводы двунаправленные. Структурная схема ИС 74ALS666 с Z-состоянием выходов приведена на рис. 5.81,6- по операциям чтения и записи информации она не отличается от предыдущей ИС. Остальные регистры памяти описываются подобными же структурными схемами.  к другим триггерам Рис. 5.81 Применения асинхронных потенциальных регистров памяти. В большинстве микропроцессоров и однокристальных микроЭВМ используется мультиплексная (совмещенная) шина адреса и данных AD. Разделение шины адреса-данных на шину адреса и шину данных производится с помощью временного мультиплексирования, как показано на рис. 5.82 (для примера взята 16-разрядная шина адреса-данных). Центральный процессор CPU (Central Processing Unit) сопровождает выдачу адресных сигналов подачей активного уровня сигнала ALE (Address Latch Enable) на входы загрузки L двух 8-разрядных регистров памяти 555ИР22 (фиксаторы адреса). Сигнал ОЕ = AEN (Address Enable) служит для отключения микропроцессора от системной шины адреса (System Address Bus), например, при использовании контроллера прямого доступа к памяти, выдающего в активном режиме работы значение сигнала AEN = 1. Для управления 16-разрядным приемопередатчиком (Transceiver) используются сигналы: ~ОЁ - DENVAEN (DEN - Data Enable) - включение приемопередатчика и Т = DT/R (Data Transmit/Receive) - передача/прием данных. При прямом доступе к памяти сигналы AEN = 1, D7VR -DEV. CPU ALE AEN - DA T -*ty)E Transceiver DB «01 RG DO 555ИР22 rt RG DO ~ System Address Bus1 --System Data Bus1 AD data XaddressX data XaddbessX data ALE System Address Bus Рис. 5.82 589ИР12,F412 D il 3 6 7 2Г i*l STB № IS DS2 75*DS1 LR RG DO 0 1 2 5 Ш 6 F432 - 55 12 - GND, 24 - V Рис. 5.83 ОЕ - 1, и микропроцессор отключается от системной шины данных (System Data Bus). Для увеличения функциональных возможностей и гибкости использования регистров памяти в них вводится дополнительная управляющая логика. Регистры памяти 589ИР12, 74F412, 74F432 (рис. 5.83), построенные на основе D-L-Я-триггеров с приоритетом входа L, называются многорежимными буферными регистрами (Multi Mode Buffered Latches). Данные ИС предназначены для использования в микропроцессорных системах для выполнения обмена данными между центральным процессором и периферийными устройствами. Структурная схема ИС 589ИР12 изображена на рис. 5.84,а и состоит из 8-разрядного регистра памяти Qr (г = 0,1,...,7), триггера запроса прерывания Q и схемы управления режимами работы (MUX - Multiplexer). Для управления регистром памяти используются сигналы: STB (Strobe) - строб, MD (Mode) - режим, DSj (Device Select) - выбор кристалла, CLR (Clear) - сброс, INT (Interrupt Request) - запрос прерывания. Функционирование регистров памяти определяется функцией переходов .D-L-Я-триггера (3.25) с приоритетом входа L: Qt = DrL V QrLVCLR, L = STB ~MD V DS\DSMD, (5.9) где L - мультиплексная функция с адресным сигналом А - MD, позволяющая организовать загрузку данных от внешнего устройства сигналом STB при MD = 0 (при операциях ввода) или от микропроцессора сигналом DS1DS2 - WR CS при MD = 1 (при операциях вывода). Сигнал записи WR поступает от микропроцессора, а сиг- 0 ... 53 54 55 56 57 58 59 ... 119
|
