Раздел: Документация
0 ... 46 47 48 49 50 51 52 ... 78 жен в течение половины времени распространения сигнала через простой одноразрядный сумматор. Функции, которые не могут быть вычислены непосредственно в АУ, вычисляются с помощью рядов. Например, мы выбрали семь членов ряда Тейлора для вычисления тригонометрических функций с помощью АУ умножителя. Заметим, что производительность умножителя постоянна в каждой строке таблицы, так как приведенные значения представляют собой отношение скорости каждого умножителя (для различных операций) и скорости основного умножителя (принятой за единицу). Наконец, так как алгоритмы обработки сигналов часто выполняются в виде повторяющихся серий большого числа простых операций, мы также приводим относительное время выполнения одной операции в последовательности идентичных операций - Т2. Здесь преимущество имеет конвейерная структура. Выводы, которые можно сделать из приведенного сравнения, состоят в том, что методы CORDIC и последовательных приближений обеспечивают большую функциональную гибкость при одинаковой полезной площади кристалла. Их скорость меньше, чем скорость косвенного умножителя. И все же, если требуется только трансверсальная фильтрация с большой скоростью, матричный умножитель обеспечивает лучшую пропускную способность на единицу площади. Замечание. Как видно из табл. 16.2, устройство, работающее по алгоритму CORDIC, вычисляет угол поворота вектора более эффективно, чем тригонометрические функции. В действительности обе эти операции требуют того же самого абсолютного времени работы устройства. В связи с этим напомним, что в табл. 16.2 показана производительность по отношению к производительности основного умножителя, который требует большего времени на выполнение векторного вращения, чем для вычисления тригонометрических функций. Поэтому относительная производительность устройства CORDIC при вращении вектора выше, чем при других операциях. 16.8. ЗАКЛЮЧЕНИЕ При данном изолированном изучении арифметических устройств для цифровых процессоров сигналов мы основывались на том, что желательно иметь высокую пропускную способность при выполнении таких операций, как умножение, вычисление квадратного корня, вращения вектора. Были представлены различные схемы быстрого умножения и реализации алгоритмов CORDIC и последовательных приближений для вычисления элементарных функций. Основным результатом являются сравнительные характеристики (табл. 16.1, 16.2), позволяющие выбрать АУ для задач конкретных классов. 298 I Результаты ясно показывают, что методы CORDIC и последовательных приближений оказываются бесполезными, если представляет интерес только операция быстрого умножения, поскольку они занимают большую площадь (кристалла) при довольно посредственной производительности, чем основной вариант умножителя. Умножитель Бо-Вули обеспечивает большую скорость выполнения этой операции. Он также имеет лучшую пропускную способность на единицу площади устройства, чем наш основной вариант. Среди всех представленных схем матричный умножитель обеспечивает наибольшую скорость умножения. При длинной последовательности операций наибольшую эффективность дал бы конвейерный матричный умножитель. Если в круг операций, представляющих интерес, входят операции вычисления тригонометрических функций или нахождения логарифма, а также умножения, то методы последовательных приближений и CORDIC становятся очень привлекательными, так как реализующие их устройства будут производительнее умножителя, вычисляющего усеченное разложение в ряд. Если интерес представляют алгоритмы, содержащие функции CORDIC или метода последовательных приближений, возможности выбора велики. Важно заметить, что польза метода CORDIC или последовательных приближений заключается в их общности. Всегда можно найти более эффективную схему для вычисления конкретной функции (например, квадратного корня), если эта операция единственная. Однако цифровой процессор сигналов, предназначенный для широкого использования, может обладать большей гибкостью при наличии АУ, выполняющего алгоритм CORDIC. В заключение этой главы еще раз напоминаем читателю о взаимодействии АУ и контроллера, которое здесь не учитывалось. СПИСОК ЛИТЕРАТУРЫ [1] W. W. Peterson and Е. J. Weldon, Jr., Error-Correcting Codes, MIT Press, Cambridge, Mass., 1972. [2] D. T. Lee and M. Morf, "Recursive Square Root Ladder Estimation Algorithms," Proc. 1980 ICASSP, Apr. 1980, pp. 1005-1017. [3] J. E. Voider, "The CORDIC Trigonometric Computing Technique," IRE Trans. Electron. Comput., E&8(3):330-334(Sept, 1959). [4] Т. C. Chen, "Automatic Computation of Exponentials, Logarithms, Ratios and Square Roots," IBM J. Res. Dev., July 1972, pp. 380-388. [5] S. J. Magar et al., "A Microcomputer with Digital Signal Processing Capability," Proc. 1982 Int. Solid State Circuits Conf., 1982, pp. 32-33. [6] J. R. Boddie et al., "DSP: Architecture and Performance," Bell Syst. Tech. J., 60(7), Part 2:1449-1462 (1981). [7] Y. Kawakami et al., "A Single Chip Digital Signal Processor for Voiceband Applications," Proc. 1980 Int. Solid State Circuits Conf., 1980, pp. 40-41. [8] Signal Processing Peripheral Reference Manual, available from American Microsystems, Inc., Santa Clara, Calif. [9] 1. V. Harshman, "Architecture of a Programmable Digital Signal Processor," Proc. Natl. Telecommun. Conf., Dec. 1974, pp. 496-500. [10] H. Aiso et aL, "A Very High Speed Microprogrammable, Pipelined Signal Processor," Proc. IFIP Congr., Aug. 1974, pp. 60-64. [И] С. V. W. Armstrong et al., "A Multimicroprocessor Array Processor for Radar Signal Processing," Proc. 6th ACM Sigarch Symp., Philadelphia, May 1979. [12] H. M. Ahmed, D. T. Lee, M. Morf, and P. H. Ang, "A VLSI Speech Analysis Chip Set Based on Square Root Normalized Ladder Forms," Proc. 1981 ICASSP, Mar. 1981, pp. 648-653. [13] H. M. Ahmed and M, Morf, "Synthesis and Control of Signal Processing Architectures," Proc. 1981 VLSI Int. Conf., Edinburgh, Aug. 1981. [14] H. M. Ahmed, Signal Processing Algorithms and Architectures, Ph.D. thesis, Dept. of Electrical Engineering, Stanford University, June 1982. [15] R. F. Lyon, "Twos Complement Pipeline Multipliers," IEEE Trans. Commun., COM-24:418-425 (Apr. 1976). [16] J. Kane, "A Low Power, Twos Complement Serial Pipeline Multiplier Chip," J£££ J. Solid State Circuits, SC-U :669-678 (Oct. 1976). [17] P. M. Fen wick, "Binary Multiplication with Overlapped Addition Cycles," /E£E Trans. Comput., C-«(l):71-74 (Jan. 1969). [18] K. Hwang, Computer Arithmetic, Wiley, New York, 1979. [19] S. F. Anderson et al, "The IBM System 360/Model 91: Floating Point Execution Unit," IBM J. Res. Dev., Jan. 1967, pp. 34-53. [20] A. D. Booth, "A Signed Binary Multiplication Technique," Q. J. Mech. Appl. Math., 4, Part 2:236-240(1951). [21] E. L. Braun, Digital Computer Design, Academic Press, New York, 1963. [22] S. D. Pezaris, "A 40ns 17 Bit by 17 Bit Array Multiplier," /£££ Trans. Comput., C-20(4):442-447(Apr. 1971). [23] C. R. Baugh and B. A. Wooley, "A Twos Complement Parallel Array Multiplication Algorithm," IEEE Trans. Comput., C-22(l-2):1045-1047 (Dec. 1973). f24] T. Brubaker and J. Becker, "Multiplication Using Logarithms Implemented with Read Only Memories," f£££ Trans. Comput., C-24:761-765 (Aug. 1975). £25] J- N. Michel!, "Computer Multiplication and Division Using Binary Logarithms," IRE Trans. Electron. Comput., EC-11:512-517 (Aug. 1962). [26] W. K. Jenkins, "A Highly Efficient Residue Combinational Architecture for Digital Filters," Proc. IEEE, 66:700-702 (June 1978). [27] J- M. Pollard, "Implementation of Number Theoretic Transforms," Electron. Lett., /2l22):378-379(Jury 1976). [28] F. J. Taylor, "Large Moduli Multipliers for Signal Processing," /£££ Trans. Circuits Syst., 04S-2«7):731-735 (July 1981). [29] J. S. Walther, "A Unified Algorithm for Elementary Functions " AFIPS Conf., Vol. 38, 1971 SJCC, pp. 379-385. [30] G. Haviland and A. Tuszynski, "A CORDIC Arithmetic Processor Chip," IEEE Trans. Comput., C-29(2):68-79 (Feb. 1980). [31] H. Ahmed and M. Morf, "VLSI Array Architectures for Matrix Factorization," Proc. Workshop Fast Algorithms Linear Syst Aussois, France, Sept. 1981. [32] H. Ahmed, J. M. Delosme, and M. Morf, "Highly Concurrent Computing Structures for Matrix Arithmetic and Signal Processing," /£££ Comput., /5(I):65-82 (Jan. 1982). ЧАСТЬ III ПРИМЕНЕНИЕ ПАРАЛЛЕЛЬНЫХ МАТРИЧНЫХ ПРОЦЕССОРОВ Эта часть книги посвящена применению параллельных матричных процессоров в обработке сигналов. В недавнем прошлом основные работы проводились в направлении реализации различных прикладных алгоритмов обработки сигналов в сверхбольших интегральных схемах и решения обратной задачи. Опыт, полученный в результате такой непосредственной практики, несомненно улучшит понимание действительного влияния СБИС на обработку сигналов путем обобщения и уточнения ее теоретических основ. В то же время разнообразные сферы приложения могут многократно усилить такое влияние. Поэтому данная часть книги включает главы, посвященные реализации кристаллов сигнальных процессоров и процессоров быстрого преобразования Фурье (БПФ-процессоров), а также различным областям применения параллельных матричных процессоров. Очень важной областью применения параллельных матричных процессоров, которой в данной части уделяется особое внимание, является обработка изображений и распознавание образов. Архитектурные решения некоторых специальных прикладных задач могут быть ограничены повышенными требованиями к скорости обработки. Вследствие этого в рассмотрение также должно быть включено сопоставление реального быстродействия для кремниевых интегральных схем и некоторых других (например, на основе арсенида галлия). В гл. 17 рассматривается применение параллельных матричных процессоров при двумерной обработке сигналов. В главу включено описание СБИС, разработанной специально для решения теплицевых систем уравнений. Эти системы уравнений часто встречаются при анализе стационарных во времени и пространстве линейных систем. В гл. 18 описывается КМОП-кристалл СБИС арифметического процессора. Этот кристалл был спроектирован для эффективного выполнения универсальной матричной обработки при вычислениях с плавающей запятой. Использование кристаллов общего назначения позволяет решать многие задачи обработки сигналов в рамках единой архитектуры. В гл. 19 описан набор биполярных кристаллов арифметических процессоров. Эти кристаллы предназначены специально для выполнения алгоритма БПФ, требующего большого объема вычислений. Для устранения необходимости масштабирования данных и потери точности в процессоре используются вычисления с плавающей запятой. Благодаря специализации архитектуры для вычисления БПФ и использования СБИС может быть достигнута высокая производительность. 302 Глава 20 посвящена кристаллу цифрового фильтра. Этот кристалл спроектирован для непосредственного применения теоретико-числовых преобразований и таким образом обеспечивает точные вычисления при соответственно выбранной длине слова. Такая архитектура особенно полезна для вычисления функций свертки и корреляции, соответствующих фильтрам с конечной импульсной характеристикой (КИХ-фильтрам). В гл. 21 рассматривается систолический сигнальный процессор для рекурсивной фильтрации. Архитектура фильтра с бесконечной импульсной характеристикой получена за счет реализации уравнений калмановского фильтра на систолической матрице. В гл. 22 обсуждаются некоторые проблемы построения систолического процессора, предназначенного для решения вычислительных задач линейной алгебры. Архитектура процессора основана на использовании унитарных преобразований для факторизации матриц. В качестве иллюстрации выбрано применение двумерной систолической матрицы для адаптивного формирования луча. В гл. 23 рассматривается использование параллельных вычислений при обработке изображений и восприятии образов. Обсуждаются архитектурные решения: параллельные, конвейерные и пирамидальные структуры. В гл. 24 дается обзор типов параллельных алгоритмов, которые могут быть использованы для обработки и анализа изображений. Для обработки элементов изображения1 привлекательна "клеточная" матричная архитектура. Для измерений характеристик изображения более эффективна древовидная архитектура. В гл. 25 рассматриваются принципы анализа изображений и управления базой данных изображения. Предлагаются варианты архитектуры СБИС как для распознавания образов, так и для обработки изображений. Авторы выдвигают предположение о том, что машина на СБИС для обработки изображений должна объединять в рамках единой системы операции по анализу изображений и по управлению базой данных изображения. В последней главе описываются работы, относящиеся к высокопроизводительной обработке сигналов. В ней обсуждаются как вопросы использования параллельной архитектуры, так и перспективы разработки быстродействующих ИС. Предлагается использование быстродействующих интегральных микросхем на арсениде галлия и проводится их сравнение с кремниевыми схемами. 1 В оригинале - For fixed-level operations. По смыслу более верно For pixel-level (уровень элементов изображения) . - Прим. перев. 0 ... 46 47 48 49 50 51 52 ... 78
|
