Раздел: Документация
0 ... 94 95 96 97 98 99 100 ... 119 со са + юа <Х+У>0 СО с2а>а С2Ю0
Рис. 6.155 94- 4з" 4l " SM - 1 - 1 1 < Рис. 6.157 да
Рис. 6.156
СЛ+Ю„ <гдх С2ДХ 1 <Л+Ю„ <ХхУ>„ а ГГ где ур = 0 или 1. Из этого следует, что для построения умножителя по модулю q необходимо синтезировать типовую схему, выполняющую , операцию (А 2)я - умножение на 2 по модулю q. Действительно, так как (X 2j+1)g = (2(Х 23)я)ч, величины (X 2Р~1)Я могут быть получены последовательным использованием умножителей на 2 по модулю q. Правило построения схемы умножителя на 2 по модулю q следует из соотношений (6.63) и (6.64), если в них положить У = X и ; S = 2Х + (2" - q). На рис. 6.157 показана схема умножителя на 2 по модулю q при 4-разрядном двоичном представлении q. Умноже- • ние числа X на 2 достигается сдвигом разрядов числа X на один разряд относительно входов левого сумматора, поэтому для вычисления двоичной суммы S = 2Х + (2" - q) требуется всего один двоич-ный сумматор. На выходе правого сумматора получается величина Z = Z4Z3Z2Z1 = (2Х)Я. На рис. 6.155,6" приведено условное обозначение умножителя на 2 по модулю q, которое будет использоваться в s структурных схемах умножителей чисел X и У по модулю q. На рис. 6.158 показана структурная схема умножителя по модулю д, вычисляющего величину Z = (X-Y)q = (£ypX-2P-% п = 4. р=1 Здесь числа q и X представляют собой n-мерные векторы, а узел & - совокупность п ЛЭ И для поразрядного логического умножения числа X на разряды ур, где р = 1,2,..., п (на рис. 6.158 п = 4). Схема умножителя чисел X и У по модулю q существенно упрощается, если q = 2" - 1. Покажем, что в этом случае (2А), = £„ !.. .х\хп, где X = хпхп-1 .. .х\, т.е. умножение на 2 по модулю q реализуется циклическим сдвигом разрядов числа А на один разряд в сторону старших разрядов. Действительно, при q = 2" - 1 сумма S = 2Х + (2" - q) = 2А + 1 = sn+1sn...si. Если 5 < 2", то s„+1 = О и 2А < 2" - 1 = q, т.е. (2А), = 2А = хп-Х...хххп, так как 5 < 2" только при хп = 0. Если же S > 2", то s„+i = 1, и 2А > 2" - 1 = q, т.е. (2А), = 2А - q = 2А - 2" + 1 = ...хгхп, так как 5 > 2" только при Х„ - 1. При построении линейных цифровых автоматов требуется произ-, водить умножение чисел А не на произвольные числа У, а на постоянные коэффициенты У = уп ... У\, задающие структуру линейного автомата. В этом случае значения ур (0 или 1, р = 1, 2,..., п) не изменяются во времени, поэтому узлы & на рис. 6.158 имеют чисто символическое значение, указывающее на наличие или отсутствие связей. Например, при q = 11 или 13 и У = 1001, два первых сумматора по модулю q (А + B)q отсутствуют, а сигнал А и сигнал с выхода последнего умножителя на 2 по модулю q (2А)Ч следует подать на входы последнего сумматора (Л + В)ч (рис. 6.159). На рис. 6.160 показана схема умножителя {ЪХ)7 (q = 7 = 23 - 1), С2ДХ, -> С2ДХ, -» C2/D, Рис. 6.159
Рис. 6.160 построенная на основании очевидного соотношения: (5А> = (Х + (4Х)7)7 = (x3x2xi + х1х3х2)7. Здесь для получения величины (4А")7 использован циклический сдвиг разрядов числа X = х3х2х\ на два разряда в сторону старших разрядов Таблица 6.34. Сумматор и умножитель по модулю 3
Чем меньше в двоичном представлении константы У содержится единиц, тем проще получается схема умножителя по модулю q (X У)ч. Синтезированные выше сумматор и умножитель по модулю q позволяют реализовать любой линейный автомат над полем GF(q). Сумматор и умножитель по модулю q = 3 легко синтезировать традиционными методами. Для этого по табл. 1.8 составляется таблица истинности (табл. 6.34) для функций 2о, z\ и z2, z[, определяющих искомые разряды чисел Z = (X + У)3 и Z = (X - У)3, где Z = z2zi, Z = z7z[, X = х2х[ и У = y2yi. Если по табл. 6.34 составить диаграммы Вейча, то можно получить: z2 = x2y2yt Vx2x\y2 V ziyi, zi - x2y2Vx2xtyi V Я1У2У1, z2 = x2yi V xiy2, z{ = x2y2 V Ziyi. При больших значениях q задача синтеза сильно усложняется, а схемы получаются более громоздкими, чем при использовании сумматоров. Глава 7 Сдвигающие регистры и счетчики 7.1. Сдвигающие регистры без параллельной записи данных Любой m-разрядный сдвигающий регистр, построенный на триггерах Qm-i, •,Qr, , Qo, имеет вход последовательного ввода информации DS (DS - Data Serial - последовательно вводимые данные) и выход последовательного вывода информации SO = Qm-i с последнего триггера (SO - Serial Output), однако выходы параллельного вывода информации могут и отсутствовать. Общие вопросы построения, описания и использования сдвигающих регистров были рассмотрены в § 4.4. Сдвигающие регистры типов SI/PO и SI/SO. На рис. 7.1,а изображен 4-разрядный сдвигающий регистр с последовательным SO = ?з и параллельными прямым q3q2q1q0 и инверсным Q3Q2QiQ0 выходами, выполненный на D/R-S-триггерах 1533ТМ2 (имеется и инверсный последовательный выход SO = Q3). Асинхронные потенциальные входы R и S используются для установки триггеров регистра в одно из исходных состояний 0000 при R = 0 или 1111 при 5 = 0 (должно выполняться условие R-S = 0). Сдвигающий регистр относится к типу SJ/PO (последовательный вход/параллельный выход) и на основании соотношений (4.31) и (5.10) полностью описывается функциями: Q+ = Sv(DS -dHV Q0dH)R, Q+ = S V {Qr-xdH V QrdH)R, где r = 1,2,3. Для сдвига 8-разрядных слов можно использовать 8-разрядные синхронные регистры памяти. На рис. 7.1,5 показан 4х8-разрядный сдвигающий регистр типа SI/SO (последовательный вход/последовательный выход), выполненный на че- со DS- DS" DS - d ->с ->С RG d -О -1 -2 -3 -4 -5 -6 -7 С -> RG а7. ->с RG + 3 SO - d ->C RG SO" SO Рис. 7.1 тырех ИС 555ИР35. Последовательно вводимые 8-разрядные данные DS DS6... DS0 появляются на 8 последовательных выходах SOSO6... SO0 через четыре такта. Выходы триггеров обозначены через Q]r, где j - номер сдвигающего регистра (j = 0,1,..., 7), г - номер разряда сдвигающего регистра (г = 0,1,2,3). Асинхронный потенциальный вход R используется для. сброса регистра в нулевое состояние. Синхронные регистры памяти можно использовать и для построения обычных сдвигающих регистров типа SI/PO. Так, если в ИС 555ИР35 положить Do = DS и выполнить соединения DT = Qr-i (г = 1,2,...,7), то получится 8-разрядный сдвигающий регистр типа SI/PO. На сдвигающем регистре типа SI/SO и мультиплексоре 2 -г 1 можно построить запоминающее устройство с рециркуляцией данных (рис. 7.2). Функции возбуждения D-триггеров этого устройства имеют вид: D0 = Q3 -ЖV DS М, Dr = Qr t, г = 1,2,3 (М - Mode - режим; М = 0 - рециркуляция данных, М = 1 - последовательный ввод данных DS).
Н>с 2 э ->С Рис. 7.2 На рис. 7.3 показаны ИС: 1533ИР31 - 24-разрядный сдвигающий регистр типа SI/PO, описываемый функциями Qt = DS-dH4 QodH, Q+ = Qr-XdH V QrdH, (7.1) где г = 1,2,...,23; 555ИР8 - 8-разрядный сдвигающий регистр типа SI/PO, описываемый функциями Q+ = (DS dH V QodH) -R,Q+ = (Qr-idH V QrdH) R, (7.2) где DS = DSiDS2, r = 1,2,...,7; 1554ИР47, 564ИР1, 176ИР10, 74ЯС4006 - два 4- и два 5-разрядных сдвигающих регистра типа SI/SO с общим тактовым сигналом, описываемые функциями Qfa = DSjdH V QjodH, Qjr = Qj,r-idH V QjrdH, где j - 0,1,2,3 - номер регистра, г = 0,1,2,3,(4) - номер триггера в регистре (пятиразрядные регистры имеют выходы с двух последних триггеров); 1554ИР46, 564ИР2, 74ЯС4015 - два 4-разрядных сдвигающих регистра типа SI/PO, описываемых функциями (7.2) при г = 1,2,3; Л/С1456273 - 128-разрядный сдвигающий регистр типа SI/SO с доступом к выходному сигналу каждого 16-го триггера, описываемый функциями (7.1) при г = 1,2,..., 127; 176ИР4 - 64-разрядный сдвигающий регистр типа SI/SO с прямым Qs3 и инверсным Q63 выходами, описываемый функциями (7.1) при DS = DSqA V DS\A (мультиплексный последовательный вход) и г = 1,2,...,63 (имеется выход СО - С (СО - Clock Output), с которого снимается усиленный сигнал синхронизации); 74X591 - 8-разрядный сдвигающий регистр типа SI/SO с прямым Qj и инверсным Q7 выходами, описываемый функциями (7.1) при DS = DSiDS2 и г = 1,2,..., 7. Каскадирование сдвигающих регистров для увеличения их разрядности осуществляется соединением последовательного 0 ... 94 95 96 97 98 99 100 ... 119
|
