Раздел: Документация

0 ... 95 96 97 98 99 100 101 ... 119

153ЭИР31

		a
	RG	0
	<-	i
		2
		3
		4
		5
DS		6
		7
		8
		9
		10
		11
		12
		13
>С		14
		15
		16
		17
		18
		19
		20
		21
		22
		23
	NO

7 - CM), 14

GM>, i4 - V

о

176ИР4

555ИР8

&		(3
DS	RG	0
1	<-	1
2		2 3
>С		4 5
		6
	164	7

1554ИР47.564ИР1 176ИР10/ЯС4006

сс Н

1554ИР46 564ИР2/НС4015

DS

4с

DS

RG

RG

8 - СП), 16 - V LS91

DS 0 1	Кб	Q Б3	6 7	11 1 2	& DS 1	Кб	0.7
>с					2		<
А	4031	СО	э	3	>С
з-s	11-14	- #с			1-4	6-8 -	МС

>с

RG

7 - GMD, 14 -2 - #С

ЛС14562В

		a
	RG	15
DS	<-	31
		47
		63
>с		79
		95
		111
		127

GMD, 14

4, 11

10 13 9

1 6

2

6 - GMD, 16 - V ,

10 - GMD, s - V

Рис. 7.3

CO DS-

		(3
DS	RG	0
>C	<-	l
		2
R		3
		0
DS	ft?	0
>C	«-	1
		2
R		3

-e7

DS-

DS 2

DS 3

<6c

RG

<3l7

выхода SO одного регистра с последовательным входом DS другого регистра. Построенный таким способом 8-разрядный сдвигающий регистр на основе двух 4-разрядных сдвигающих регистров представлен на рис. 7.4,а (SO = q3). Ha ИС 564ИР1 может быть построен 18-разрядный сдвигающий регистр типа SI/SO с дополнительными (промежуточными) выходами (рис. 7.4,5; SO - Qu - последовательный выход регистра).

Мультиплексный последовательный вход DS в ИС 176ИР4 можно использовать для записи и рециркуляции информации. Схема, показанная на рис. 7.5, представляет собой запоминающее устройство 64 X 1 бит с последовательным доступом к разрядам. Адрес записи и чтения каждого разряда сдвигающего регистра задается сигналами Л5,..., An с помощью счетчика 555ИЕ19 и компаратора 559СК1. При поразрядном равенстве А{ = Qi (i = 0,1,...,5) и WR = 1 (WR - Write) входной мультиплексор сдвигающего регистра переключается сигналом А = 1 на запись значения входного сигнала DS и одновременно по этому же адресу производится чтение содержимого сдвигающего регистра (DO - Data Output). Максимальное время доступа к памяти при смене адреса равно 64 -T#, где Т# - период тактового сигнала Н.

Рассмотренное запоминающее устройство является одноразрядным (64 X 1 бит). Для реализации запоминающего устройства 64 X / бит требуется использовать / ИС 176ИР4, а также / ЛЭ И для формирования выходных сигналов запоминающего устройства DOi-i... DO\DOn (управляющая схема остается без изменения; сигнал А подключается ко всем ИС 176ИР4 для одновременного мультиплексирования всех / разрядов записываемых и рециркулируемых слов).

Неиспользованные выходы счетчика 555ИЕ19 позволяют увеличить объем памяти запоминающего устройства до 256 X 1 бит (рис. 7.5), если ИС 176ИР4 заменить на 256-разрядный сдвигающий регистр - четыре последовательно включенных ИС 176ИР4.

На рис. 7.6 показана ИС МС14557Б, представляющая собой сдвигающий регистр типа SI/SO с программируемым числом разрядов

тп = АьАААзА2АхАа + 1,(7.3)

описываемый функциями (7.2) при DS = DS0A V DS\A и г = 1,2,..., т.

Программирование числа разрядов сдвигающего регистра МСХАЬЫВ поясняется структурной схемой, изображенной на рис. 7.7. Схема содержит 7 сдвигающих регистров, различаю-

---

DS-

DS 0 1 >с А	RG 4-	a 63
		со
533ИЕ19

>с

>с

СП 6

СП 6

А		2
0	- =	t>
1
2
3
4
5
6
7
В
0
1
2
3
4
5
6
7

Рис. 7.5

DO

JMC14557В

А
0	RG
1	*-
2
3
4
5		a
SC
It 2	>
DS
0
1
А
R

GHD,1G

Рис. 7.6

DSa DS,

R	RG
DS	*~
0		D
1		(331
>C
a

ЛС14557В

R	RG
DS	*~
0		D
1		Q15
>c
A

R
	RG
DS	*-
0		D
1		(37
>C
a

R	RG
DS	*-
0		D
1		(33
>C
a

- 75 Л2

RG

R	86
DS
0		D
1		(3D
>C
/1

8 DS	RG	(30
0
1
>c
A

щихся числом разрядов, равным 2к (32, 16, 8, 4, 2, 1). Каждый регистр, кроме последнего (выходного), может быть исключен из операции сдвига значением сигнала Ak = 0, поскольку сигналы на последовательных входах Х)5 регистров описываются функциями: DS = - DSqA V DS\A для первого (32-разрядного) сдвигающего регистра и DS = Dk - Dk+iAk yQ2k-iAk для остальных регистров. Как следует из соотношения (7.3), можно установить любое число 1 < тп < 64 разрядов в сдвигающем регистре.

Срабатывание ИС М С14557Б по тактовому сигналу С описывается функцией

=- Г dG\ при G2 = 1,

dC = dG\G2 = G2dG\ V G\dG2 = К ,т= „ „

I. dG2 при Gi = 0.

Сдвигающие устройства с выходными регистрами памяти. Цифровые устройства, представляющие собой сдвигающие регистры типа SI/PO с выходными регистрами памяти, приведены на рис. 7.8:

74X5594 - 8-разрядное устройство с синхронным регистром памяти, устанавливаемым асинхронным потенциальным сигналом сброса RR в нулевое состояние;

74X5599 - 8-разрядное устройство, отличающееся от ИС 74X5594 только открытыми коллекторными выходами регистра памяти;

74X5595 - 8-разрядное устройство, отличающееся от ИС 74X5594 только Z-состоянием выходов регистра памяти и заменой сигнала сброса RR на сигнал ОЕ управления Z-состоянием выходов;

74X5596 - 8-разрядное устройство, отличающееся от ИС 74X5594 только открытыми коллекторными выходами регистра памяти и заменой сигнала сброса RR на сигнал Е стробирова-ния выходов DOr регистра памяти (при Е = 1 устанавливаются значения DOr = 1);

564ПР1, 74ЯС4094 - 8-разрядные устройства с асинхронным потенциальным регистром памяти;

74X5673 - 16-разрядное устройство с двунаправленным последовательным входом/выходом DS/SO и параллельной записью данных из выходного синхронного регистра памяти в сдвигающий регистр;

74X5675 - 16-разрядное устройство с раздельными последовательными входом DS и выходом SO и параллельной записью данных из выходного синхронного регистра памяти в сдвигающий регистр.

---

->с

DS

L5594 RG RG

>CL

> RR

t>

SO

Т DO

О

1

2

3

4

5

6

7

LS599 - DOu cc

564ПР1, HC4094

		*
	RG	DO
	<-	0
	RG	1
DS		2 3
>C		4 5
		6
L		7
OE		SO
		SOD
	4 094

13 12 11

9

10

1 4

10

-(

1 2"

>C

DS

4S595 RG

- e#o, ie

R

>CL

>0E

t>

SO

DO 0 1 2 3 4 5 6 7

1->C DS

R

IS596 RG RC

e - GMD, ie - V

LS673

DS SO

RG RC

P

t>

SO

DO 0 1 2 3 4 5 6 7

12 - G#D, 24

- GMD, ie T675

О

RG <-

RC

SO

cc 12 - GHD, 24 - V

Рис. 7.8

DS -

DS	RC	0
	<-	0
>C		;
		7

£594

D		DO
	RG
0
•		0
7
>CL		7
RR

► DO

► SO

DS-

R-L-

		a
DS	RG
		0
>C		6
		7

564ПР1

4Ur

- D

->c

RG

-DOn

-D06 -DO,

-SO -SOD

Структурная схема ИС 74X5594 изображена на рис. 7.9,а: DO = DO7... DOq - параллельный выход устройства, SO = q7 - последовательный выход устройства. Сдвигающий регистр в ИС 74X5599, 74X5595 и 74X5596 выполнен по этой же схеме и описывается функциями (7.2). Различаются перечисленные ИС только типом выходов DO регистра памяти и использованием вместо входа RR (Register Reset) входов ОЕ или Е (CL - Clock Load - тактовый сигнал загрузки). Регистры памяти описываются функциями:

DO = QR - 74X5594, 74X5599, DO = Е-QR - 74X5596,

DQ = f QRr при 0Ё = 0,

r 1 Z-состояние при OE = 1

для 74X5595, причем QRf = (QrdHL V QRrdHL) RR для 74X5594, 74X5599 и QR+ = QTdHL V QRTdHL для 74X5595, 74X5596 (QT - выходные сигналы сдвигающего регистра).

Структурная схема ИС 564ПР1 изображена на рис. 7.9,5: SO = Qj - последовательный выход, 50D - задержанный на полтакта последовательный выход, DO = DOi • • • DOn - параллельный выход устройства. Регистр памяти с Z-состоянием выходов построен на асинхронных потенциальных D-L-триг-герах. Сдвигающий регистр описывается функциями (7.1) при г = 1,2,..., 7, а регистр памяти - функциями

DO = ( QRr ПРИ °Е = h

т \ Z-состояние при ОЕ = О,

где QRf = DrL V QRrL, Dr - QT - выходные сигналы сдвигающего регистра, г = 0,1,..., 7.

Структурная схема ИС 74X5673 изображена на рис. 7.10,а. Функции возбуждения триггеров сдвигающего регистра описываются выражениями:

D0 = DS -XV DP0L, Dr = Qr-iL V DPrL, r = 1,2,..., 15,

где DPr = Qr - выходные сигналы регистра памяти (Q\s - Qo - параллельный выход), г = 0,1,..., 15, X = RD • HL CS (L = О - загрузка, X = 1 - сдвиг), CS - выбор кристалла, RD (Read) - чтение информации по последовательному выходу SO, HL - тактовый сигнал загрузки регистра памяти.

Вентиль с Z-состоянием выхода включается значением сигнала ОЕ = RD • CS - 1 (при этом DS/SO = Qls = SO). Так

0 ... 95 96 97 98 99 100 101 ... 119